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Appendix A: FPGA Pinouts
R
Table A-3:
FPGA #3 Pinout (Continued)
Signal Name
Pin
Signal Name
Pin
QDRII Memory Interface (cont.)
QDR2_D_BY7_B6
QDR2_D_BY7_B7
QDR2_D_BY7_B8
QDR2_Q_BY0_B0
QDR2_Q_BY0_B1
QDR2_Q_BY0_B2
QDR2_Q_BY0_B3
QDR2_Q_BY0_B4
QDR2_Q_BY0_B5
QDR2_Q_BY0_B6
QDR2_Q_BY0_B7
QDR2_Q_BY0_B8
QDR2_Q_BY1_B0
QDR2_Q_BY1_B1
QDR2_Q_BY1_B2
QDR2_Q_BY1_B3
QDR2_Q_BY1_B4
QDR2_Q_BY1_B5
QDR2_Q_BY1_B6
QDR2_Q_BY1_B7
QDR2_Q_BY1_B8
QDR2_Q_BY2_B0
QDR2_Q_BY2_B1
QDR2_Q_BY2_B2
QDR2_Q_BY2_B3
QDR2_Q_BY2_B4
QDR2_Q_BY2_B5
QDR2_Q_BY2_B6
QDR2_Q_BY2_B7
QDR2_Q_BY2_B8
QDR2_Q_BY3_B0
QDR2_Q_BY3_B1
U28
U27
T29
J34
H34
H33
J32
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E32
E34
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R24
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N24
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G32
D34
C34
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B32
H28
H27
QDR2_Q_BY3_B2
QDR2_Q_BY3_B3
QDR2_Q_BY3_B4
QDR2_Q_BY3_B5
QDR2_Q_BY3_B6
QDR2_Q_BY3_B7
QDR2_Q_BY3_B8
QDR2_Q_BY4_B0
QDR2_Q_BY4_B1
QDR2_Q_BY4_B2
QDR2_Q_BY4_B3
QDR2_Q_BY4_B4
QDR2_Q_BY4_B5
QDR2_Q_BY4_B6
QDR2_Q_BY4_B7
QDR2_Q_BY4_B8
QDR2_Q_BY5_B0
QDR2_Q_BY5_B1
QDR2_Q_BY5_B2
QDR2_Q_BY5_B3
QDR2_Q_BY5_B4
QDR2_Q_BY5_B5
QDR2_Q_BY5_B6
QDR2_Q_BY5_B7
QDR2_Q_BY5_B8
QDR2_Q_BY6_B0
QDR2_Q_BY6_B1
QDR2_Q_BY6_B2
QDR2_Q_BY6_B3
QDR2_Q_BY6_B4
QDR2_Q_BY6_B5
QDR2_Q_BY6_B6
G27
F26
F25
H24
H25
G26
G25
AP32
AN32
AN33
AN34
AM32
AM33
AL33
AL34
AK32
AF34
AE33
AF33
AB33
AC33
AB32
AC32
AD34
AC34
Y32
Y34
AA34
AA33
Y33
V34
W34
110
www.xilinx.com
Virtex-5 FPGA ML561 User Guide
UG199 (v1.2.1) June 15, 2009
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